Samsung Electronics mengumumkan bahwa mereka telah mengembangkan teknologi 3D Stacked FET yang dapat mendukung pembuatan chip semikonduktor generasi berikutnya.

Teknologi ini mengubah cara transistor ditata, memungkinkan chip yang lebih kecil, lebih padat, dan jauh lebih bertenaga.

>>> Apple Bersiap Naikkan Harga Produk Akibat Lonjakan Biaya Chip Memori

Inovasi di VLSI Symposium 2026

Samsung mempresentasikan makalah berjudul "First Demonstration of 3D Stacked FETs at Gate Pitch of 42nm Featuring Triple-Stacked Nanosheet Channels for Advanced Logic Applications" di VLSI Symposium 2026.

Konferensi berlangsung pada 14-16 Juni 2026.

Makalah Samsung terpilih sebagai Best Paper dari lebih dari 1.000 submisi dengan skor 8,29 dari 10.

Makalah tersebut juga menjadi salah satu Technical Highlights VLSI 2026 dan masuk dalam press kit resmi konferensi.

VLSI Symposium merupakan konferensi teknis penting di industri semikonduktor, tempat para peneliti dan insinyur membahas teknologi Very Large Scale Integration (VLSI) dan inovasi terobosan.

Arsitektur Transistor 3D

Selama ini, teknologi semikonduktor berkembang dengan mengecilkan transistor agar lebih banyak muat di area yang sama, meningkatkan performa dan efisiensi daya.

Namun, ada batas fisik seberapa kecil transistor bisa dibuat. Transistor selama ini sebagian besar disusun berdampingan pada bidang dua dimensi.

Arsitektur transistor berevolusi dari planar ke FinFET, lalu ke Gate-All-Around (GAA). Kini Samsung mengembangkan teknologi yang menumpuk dua jenis transistor (n-type dan p-type) secara vertikal.

>>> Gangguan Pembangkit PLN Picu Pemadaman Listrik di Jawa Tengah

Pendekatan ini secara signifikan mengurangi ruang yang dibutuhkan pada chip.

Mengatasi Tantangan

Menumpuk transistor secara vertikal menghadirkan tantangan seperti distribusi daya, keseragaman manufaktur, dan interferensi listrik.